文章 ID: 000074947 內容類型: 疑難排解 最近查看日期: 2014 年 02 月 21 日

是否可以動態啟用或停用在 Stratix® V、Arria® V 或 Cyclone® V 裝置中驅動 fPLL 的 Global Clock （GCLK） 或區域頻率 （RCLK） 網路？

環境

  • Intel® Quartus® II 訂閱版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    否，無法動態啟用或停用在 Stratix® V、Arria® V 或 Cyclone® V 裝置中驅動 fPLL 的 Global Clock （GCLK） 或區域頻率 （RCLK）網路。

    然而，由於 Quartus® II 軟體版本 13.1 和更早版本的問題，如果您在驅動 fPLL 的頻率控制區塊上使用啟用訊號，編譯不會失敗。

     

    解決方法

    未來版本的 Quartus II 軟體會在驅動 fPLL 的頻率控制區塊上使用啟用訊號時產生錯誤/警告訊息，

    相關產品

    本文章適用於 15 產品

    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。