為什麼在 Cyclone® V SoC 裝置中進行 JIC 程式設計期間，某些 GPIO 針腳會變為低電平？

由於 Quartus® Prime 軟體中出廠預設 SFL 映射存在問題，在下列 Cyclone® V SoC 裝置變體中使用 JTAG 間接配置檔 （.jic） 對序列設定裝置進行程式設計時，某些通用 I/O （GPIO） 針腳會變低：

• Cyclone V SE - 成員代碼 A5，封裝 F896 （31mm）
• Cyclone V SX - 成員代碼 C5，封裝 F896 （31mm）
• Cyclone V ST - 成員代碼 D5，封裝 F896 （31mm）

要變通解決此問題，請按照以下步驟將受影響的設備的原始出廠預設 SFL 圖像替換為更正後的圖像。

1. 下載 以下檔並將其 解壓縮 。您可以找到更正後的預設 SFL 圖像 sfl_enhanced_01_02d120dd.sof。
   • sfl_enhanced_01_02d120dd.sof.corrected.zip
2. 打開 目錄出廠預設 SFL 映射位置。
   • Quartus® Prime 軟體 ： <install directory>/quartus/common/devinfo/programmer
   • 獨立式Quartus® Prime軟體程式師：<install directory>/qprogrammer/common/devinfo/programmer
3. 在目錄中找到 sfl_enhanced_01_02d120dd.sof，並將其 替換為 更正後的 SFL 映射。

此問題自 Quartus® Prime Pro Edition 軟體版本 19.1 起已得到修復。但是，Quartus® Prime Standard Edition 軟體仍受此問題影響。使用 Quartus® Prime 標準版時，請使用上述解決方法，或者改用 Quartus® Prime Pro Edition Programmer 工具 19.1 及更高版本。Quartus® Prime Standard Edition 軟體將在未來的版本中得到改進。