描述
在 Verilog HDL 中合成未指派的整數時，您可能會在 Quartus® II 軟體中收到此警告，如下所示：
reg [8:0] COUNT;
always @ (posedge CLK or posedge RST)
begin
COUNT = COUNT 1;
您收到此警告是因為 1 是預設為 32 位的非大小整數位體。
解決方法
為了避免此警告，請使用 1'b1 而不是 1。
COUNT = COUNT 1'b1;