文章 ID: 000075173 內容類型: 錯誤訊息最近查看日期: 2014 年 11 月 24 日

錯誤（10170）：Verilog HDL 語法錯誤 <verilog_file>.v（line_number）靠近文字「」;期待一場操作</verilog_file>

環境

Quartus 版本

Intel® Quartus® II 訂閱版

版本已找到: 13.1

BUILT IN - ARTICLE INTRO SECOND COMPONENT

描述

由於 Quartus® II 軟體版本 13.1 和更新版本的問題，在編譯從模組設計檔案轉換的 Verilog HDL 檔案時，可能會出現下列錯誤（bdf）。

錯誤的原因在於所產生的 Verilog HDL 檔案在埠連線中具有額外的逗號。

解決方法

若要解決錯誤，請手動刪除Verilog_file>.v （line_number）中的額外逗號。

此問題將在 Quartus II 軟體日後發佈時排程修復。

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