文章 ID: 000075351 內容類型: 產品資訊與文件 最近查看日期: 2017 年 06 月 01 日

如何0x24編輯組態空間收銀台，以0x2C Stratix V、Arria V 和 Cyclone V Root Port PCIe HIP？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 適用於 PCI Express* Intel® FPGA IP 的 Arria® V GZ 硬 IP
  • 適用於 PCI Express* Intel® FPGA IP 的 Arria® V 硬 IP
  • 適用於 PCI Express* Intel® FPGA IP 的 Avalon-MM Arria® V GZ 硬 IP
  • 適用於 PCI Express* Intel® FPGA IP 的 Avalon-MM Stratix® V 硬 IP
  • 適用於 PCI Express* Intel® FPGA IP 的 Avalon-MM Arria® V 硬 IP
  • 適用於 PCI Express* Intel® FPGA IP 的 Avalon-MM Cyclone® V 硬 IP
  • 適用於 PCI Express* Intel® FPGA IP 的 Cyclone® V 硬 IP
  • 適用於 PCI Express* Intel® FPGA IP 的 Stratix® V 硬 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® Prime 軟體出現問題，Stratix® V、Arria® V 和 V 裝置的根埠模式 PCI Express* 硬 IP （PCIe* HIP） 的配置0x24、0x28和 Cyclone®0x2C無法寫入。所有 0 都將從這些收銀台退回。
    0x24：可預取記憶體基底/限制
    0x28：可預取記憶體基底上方 32 位
    0x2C：可預取記憶體上限上限 32 位

    解決方法

    以文字編輯器開啟/合成/.v 檔案。
    將「.prefetchable_mem_window_addr_width_hwtcl （0） 」變更為「.prefetchable_mem_window_addr_width_hwtcl （1）」。
    關閉編輯，並編譯 Quartus 專案。

    #Note 此問題僅適用于 Root Port 組態。終端點使用這些註冊點用於 BAR5、保留式和子系統裝置 ID/供應商 ID。這些程式是由主機程式化，使用者應用程式不應嘗試程式化這些收銀器。在端點設定中，它預計將從這些收銀台讀取所有 0。

    這個問題預定在 Quartus Prime 專業版軟體日後發佈時解決。

    相關產品

    本文章適用於 3 產品

    Arria® V FPGA 與 SoC FPGA
    Stratix® V FPGA
    Cyclone® V FPGA 與 SoC FPGA

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