為什麼我需要在設計範例Intel® Stratix® 10 E-Tile 三倍速度乙太網路Intel® FPGA IP執行 IOPLL Intel® FPGA IP升級？

由於 Intel® Quartus® Prime Pro Edition 軟體版本 21.2 中的問題，您可能會發現 IOPLL Intel® FPGA IP未在採用 E-Tile GXB 收發器設計範例的三速乙太網路Intel® FPGA IP 10/100/1000Mb 乙太網路 MAC （Fifoless） 和 2XTBI PCS 中成功升級。

若未執行 IOPLL Intel® FPGA IP升級，編譯範例設計時會看到下列錯誤：

錯誤（18185）：您的設計包含必須再生的 IP 元件。若要再生您的 IP，請使用 Quartus Prime 軟體中專案功能表上的升級 IP 元件對話方塊

錯誤（18186）：您必須將檔 ip/alt_tse_iopll_todsampling_clk.ip 中的 IP 元件升級到最新版本的 IP 元件。

錯誤（18186）：您必須將檔 ip/alt_core_iopll_upstream.ip 中的 IP 元件升級到最新版本的 IP 元件。

錯誤（18186）：您必須將檔 ip/alt_core_iopll_tse_rx_clk.ip 中的 IP 元件升級到最新版本的 IP 元件。

錯誤（18186）：您必須將檔 ip/alt_core_iopll_tse_clk.ip 中的 IP 元件升級到最新版本的 IP 元件。

若要在 Intel® Quartus® Prime Pro Edition Software 版本 21.2 中解決這個問題， 請按照 下列 步驟進行 。

1. 執行 IP 升級 並 再生 IOPLL Intel® FPGA IP元件。
2. 打開 模擬腳本 針對您選擇的模擬器：
   • Modelsim* -/example_testbench/setup_scripts/一般/modelsim_files.tcl
   • VCS* - /example_testbench/setup_scripts/一般/vcs_files.tcl
   • VCSmx* - /example_testbench/setup_scripts/一般/vcsmx_files.tcl
   • Xcelium* - /example_testbench/setup_scripts/一般/xcelium_files.tcl
3. 編輯 四個 IOPLL Intel® FPGA IP設計檔案名 在模擬腳本中，以配合再生 IOPLL Intel® FPGA IP元件設計檔案名。IOPLL 的範例Intel® FPGA IP需要更新的隨機字串尾碼的設計檔案名稱。
   • alt_core_iopll_tse_clk_altera_iopll_1931_oppet4q.vo1
   • alt_core_iopll_tse_rx_clk_altera_iopll_1931_t57sz6i.vo1
   • alt_core_iopll_upstream_altera_iopll_1931_4pedkla.vo1
   • alt_tse_iopll_todsampling_clk_altera_iopll_1931_7vfkdfa.vo1
4. 儲存 檔案。

此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 21.3 開始修復。