文章 ID: 000075656 內容類型: 疑難排解 最近查看日期: 2021 年 03 月 12 日

為什麼適用于 PCI Express* 的 Intel® L-tile 和 H-tile Avalon®串流和Avalon®記憶體對映 IP，在 Gen3 Root Port 模式運作時，會觀察到可修正的錯誤/順暢列車連結？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • 適用於 PCI Express* 的 Avalon-ST Intel® Stratix® 10 硬 IP
  • 適用於 PCI Express* 的 Avalon-MM Intel® Stratix® 10 硬 IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    使用第 3 代根埠模式中 PCI Express* 的 Intel® L-tile 和 H 晶片Avalon®串流和Avalon®記憶體對映 IP 時，可觀察到可修正的錯誤或連結向下訓練，因為 H 磚和 L 磚上的 PCIe* 上游埠 （USP）/下游埠 （DSP） Gen3 Root Port IP 的預設設定低於最佳的預設位設定。

    解決方法

    Intel® Quartus® Prime 軟體版本 20.2 和更早版本沒有解決此問題的問題。

    此問題已在 Intel® Quartus® Prime 軟體版本 20.3 及更新版本中修復。

    如果從較早版本的軟體升級，IP 應從乾淨狀態產生，以避免傳送先前的次優化設定。

    相關產品

    本文章適用於 5 產品

    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 TX FPGA
    Intel® Stratix® 10 NX FPGA

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