文章 ID: 000075696 內容類型: 錯誤訊息 最近查看日期: 2012 年 09 月 11 日

警告：PLL 交叉檢查發現 PLL 頻率設定不一致：警告：節點： <pll clock="" name="" output=""> 發現缺少 1 個產生頻率，對應于一個基本頻率的期間：lgt：PLL 輸入頻率期間：</pll>

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

如果 SDC 檔案中的 PLL 輸出頻率未正確受限，您可能會收到此警告訊息。

以下列其中一種方式限制所有 PLL 輸出頻率：

1. 使用「derive_pll_clocks」自動限制 PLL 輸出頻率，或

2.使用「create_generated_clock」個別限制 PLL 輸出頻率。

請參閱 利用 TimeQuest （PDF） 進行高效能FPGA PLL 分析 如需與 TimeQuest 一起分析 PLL 的進一步詳細資訊。

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