由於 Quartus® II 軟體版本 13.1 的限制，因此無法在 Qsys 中變更 HPS 對FPGA使用者時鐘或其他 HPS 頻率。
當您在 Qsys 中啟用 HPS 對FPGA使用者 0/ 使用者 1 / 使用者 2 個頻率，並將頻率頻率設定為自訂值時，預載入器在 pll_config.h 檔案中將具有不同的頻率值。
若要解決 Quartus II 軟體版本 13.1 和更新版本中的此限制，請遵循以下步驟：
如果您需要變更 SDRAM 計時參數以外的任何計時參數，則必須手動編輯預載入器產生器 （bsp-editor） 所產生的pll_config h 檔案。
pll_config.h 檔案可在 BSP 目標目錄中取得：software\spl_\generated\ pll_config.h
範例組態：HPS-to-FPGA使用者頻率 0 （h2f_user0_clock） = 40 MHz，含 EOSC1 = 25 MHz
C5 分隔器參數需要變更，如pll_config.h
- CONFIG_HPS_CLK_OSC1_Hz = 250000000 （適用于 EOSC1 = 25 MHz）
- CONFIG_HPS_MAINPLLGRP_VCO_DENOM = 0 （適用于 PLL 分母 = 1）
- CONFIG_HPS_MAINPLLGRP_VCO_NUMER = 63 （適用于 PLL 數位 = 64）
- CONFIG_HPS_MAINPLLGRP_CFGS2FUSER0CLK_CNT = 39 （適用于 C5 分隔器 = 40）
重新計算上述的 HPS 對FPGA使用者 0 頻率值設定：
h2f_user0_clock = ESOC1 頻率 x （PLL 數位/PLL 分母） / C5 分隔器 = 25MHz x （64/1） / 40 = 40MHz
如需進一步資訊，請參閱 Preloader 計時自訂 - v13.1 on www.Rocketboards.org 其中包含計時計算機
HTTP://www.rocketboards.org/foswiki/Documentation/PreloaderClockingCustomization131
HPS Megawirizd 已針對 Quartus II 軟體版本 14.0 及更新版本增強，並可在 Qsys 中設定頻率。