文章 ID: 000075991 內容類型: 疑難排解 最近查看日期: 2014 年 09 月 02 日

當 Rate Match FIFO 在 Stratix V GX 裝置上使用 Gen3 軟管執行 SKP 插入操作時，rxvalid 偶爾是否存在任何已知問題？

環境

  • Intel® Quartus® II 訂閱版
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    是的，PCI Express Gen3 軟管中有一個已知的問題，當 Rate Match FIFO 在 Stratix® V GX 裝置上執行 SKP 插入時，rxvalid 偶爾會被除損。

    此問題出現在未使用一般參考頻率的系統中。使用一般頻率時，不會看到任何問題。

    解決方法

    為了解決這個問題，在 SKP 插入期間忽略 rxvalid 訊號，而是在 PIPE 介面上使用 rxstatus 來得知何時插入 SKP 字元 （rxstatus = 001）。

    相關產品

    本文章適用於 3 產品

    Stratix® V FPGA
    Stratix® V GT FPGA
    Stratix® V GX FPGA

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