文章 ID: 000076079 內容類型: 疑難排解 最近查看日期: 2014 年 11 月 14 日

為什麼使用 Quartus® II 軟體版本 14.0 時，具有外部 PLL 的ALTLVDS_TX Intel® FPGA IP在 Arria® V、Cyclone® V 和 Stratix® V 裝置中無法正常運作？

環境

  • Intel® Quartus® II 訂閱版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    在 Quartus® II 軟體版本 14.0 使用 Arria® V、Cyclone® V 和Stratix® V 裝置時，使用採用外部 PLL 模式的 ALTLVDS Intel® FPGA IP的 PLL 重新配置控制器Intel® FPGA IP時，有一個已知的問題。

    編譯並安裝設計後，您可能會發現計時分析器中報告的 C1 計數器工作週期不符合使用者定義資料速率相關解決方案中所述的計算。

    解決方法

    為了解決這個問題，PLL 重新配置控制器必須與驅動 ALTLVDS Intel FPGA IP的外部 PLL IP 中斷連接。

    此問題排定在未來版本的Intel® Quartus®軟體中修復。

     

     

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