文章 ID: 000076487 內容類型: 疑難排解 最近查看日期: 2020 年 07 月 15 日

為什麼 IP 生成的 MATLAB* 模型和 HDL 模型之間的模擬中 FFT Intel® FPGA IP輸出結果不匹配？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • Intel® Quartus® Prime Standard Edition 軟體
  • FFT Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 FFT Intel® FPGA IP 19.1 版存在問題，如果 IP 的資料輸出寬度未配置為支援的最大寬度，您可能會在模擬中觀察到上述問題。

    解決方法

    要變通解決此問題，將資料輸出寬度配置為 IP 中支援的最大寬度。

    此問題目前未計畫在未來版本的 FFT Intel® FPGA IP中修復。

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