文章 ID: 000076623 內容類型: 疑難排解 最近查看日期: 2020 年 07 月 15 日

為什麼在模擬約 1.7 秒後，Intel® FPGA三速乙太網路 IP 核心的輸出rx_clk和tx_clk停止？

環境

  • Intel® Quartus® Prime Standard Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    由於Intel® FPGA三速乙太網路 IP 核心的模擬模型有問題，在模擬約 1.7 秒後， Intel® FPGA 三速乙太網路 IP 核心的rx_clk與 tx_clk 輸出均止于此。
    這是因為內部 32 位頻率計數器的 MSB 沒有切換。
    此問題僅在模擬中可見。

    解決方法

    這個問題沒有解決方法。

    此問題已從 Intel® Quartus® Prime 標準版軟體版本 21.1 開始修復。

    相關產品

    本文章適用於 3 產品

    Cyclone® V FPGA 與 SoC FPGA
    Arria® V FPGA 與 SoC FPGA
    Stratix® V FPGA

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