重大問題
描述
使用 Intel® Stratix® 10 SerialLite III IP 核心串流設計範例時，可能會看到下列 fPLL 錯誤，視所使用的收發器參考頻率頻率而定。
錯誤：altera_sl3_fpll.altera_sl3_fpll：違反自動模式的 K 限制。此錯誤最常見的情況是可在整數模式中合成 refclk 和輸出頻率組合，而使用者則選擇了分數模式。
解決方法
若要解決此問題，請 手動修改 並 重新建立 altera_sl3_fpll.ip 檔案。
使用 Qsys， 開啟 並 編輯 位於以下位置的 範例設計 FPLL 檔案 ：
\ed_synth\altera_sl3_fpll.ip
除選「啟用分數模式」選項、重新產生 IP 並重新編譯。
此問題已修復在 Intel® Quartus® Prime 軟體的 17.1 版本中。