文章 ID: 000076783 內容類型: 疑難排解 最近查看日期: 2020 年 12 月 14 日

使用 10® FPGA 或 Intel Agilex 7 裝置時，JTAG master_reset輸出 Intel® Stratix®Avalon Master Bridge 元件是否存在已知問題？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • JTAG 至 Avalon 主機橋接器 Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    是的，由於 Intel® Quartus® Prime Pro Edition Software 版本 20.4 和更早版本的已知問題，JTAG Avalon Master Bridge 元件的master_reset輸出可能不穩定，並在 Intel® Stratix® 10 FPGA或 Intel Agilex® 7 個裝置中使用時，產生虛假的重設。

    這是因為產生此非同步重設輸出的 JTAG 邏輯在配置後不會重設，而且由於收銀機的初始狀態未知，因此在裝置配置之後，此重設輸出的行為無法預測。

    解決方法

    使用 Intel® Stratix® 10 FPGA 或Intel Agilex 7 裝置時，請勿將JTAG 的master_reset輸出Avalon Master Bridge IP作為任何邏輯的®重設來源。

    相關產品

    本文章適用於 2 產品

    Intel® Agilex™ 7 FPGA 與 SoC FPGA
    Intel® Stratix® 10 FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。