描述
這個問題是由於 TSE sdc 檔案中的限制，其依據是 TSE 頻率是由頂層針腳而非內部邏輯來源的假設。
解決方法
對於您的 TSE 頻率來源於內部邏輯的案例 create_clock 或 create_generated_clock 分配已經存在，那麼您必須修改 TSE sdc 檔案，以移除這些頻率的頻率分配。
例如：
如果 TSE 輸入頻率「clk」是由內部 PLL 而不是最高層級的時鐘針腳傳送，則您會收到警告，例如在計時分析期間的警告：
警告：tse_constraints.sdc （363） 的篩檢程式遭到過濾：clk 無法與埠相符
**請注意，線路號碼可能因 TSE 核心的配置而異。
發出警告的原因是 TSE sdc 檔案包含 create_clock 不再需要作為 TSE 核心「clk」埠的「clk」輸入分配，現在從已經受限的 PLL 輸出中喂出。
為了避免警告，請單純注釋 create_clock 限制，因為它不需要。
上述解決方案適用于任何由內部邏輯而非頂層針腳傳送的 TSE 頻率。
此限制排定在未來的三速乙太網路 IP 版本中解決。