為什麼在 10 L-Tile/H-Tile 收發器 10G RX 介面Intel® Stratix®會看到封包遺失？

由於 Intel® Stratix® 10 L-Tile/H-Tile 收發器 RX Core FIFO 中出現問題，如果符合以下條件，將在 RX 介面中觀察到封包遺失：

• 增強型 PCS 收發器 RX Core FIFO 設定為 10GBASE-R 模式
• TX 連結合作夥伴與 Intel Stratix 10 FPGA收發器 RX 之間的非零 PPM;而 Intel Stratix 10 FPGA RX CDR 復原頻率比rx_coreclkin慢
• 重設收發器 PHY 可能會觸發問題

受此問題影響的一般應用程式如下：

• 原生 PHY IP 中的 10GBASE-R、10GBASE-R 低延遲或 10GBASE-R w/KR FEC 預設
• 10GBASE-KR PHY IP
• 低延遲乙太網路 10G MAC IP 的 10GBASE-R 範例設計

當問題發生時，封包序言之間會錯誤地插入空閒字元。MAC 層無法辨識損壞的封包接頭，導致封包遺失。

請使用下列任一個解決方法來避免此問題：

1. 在 TX 連結合作夥伴與 Intel® Stratix® 10 FPGA收發器 RX 之間使用 0 PPM 計時。
2. 使用1G/2.5G/5G/10G 多速率乙太網路 PHY IP 作為替代方案，在核心邏輯中執行類似的 RX Core FIFO 功能。

此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 19.3 開始修復。