描述
如果收發器通道在 -1 PMA 速度等級 Stratix® V 裝置中設定的資料速率超過 13.2 Gbps，則可能會遇到上述錯誤。
這是因為 Quartus® II 軟體預設使用收發器銀行底部的 ATX PLL。在 -1 PMA 速度等級 Stratix® V 裝置中，底層 ATX PLL 支援的最大 ATX PLL 資料速率為 13.2 Gbps。
解決方法
為了解決這個問題，您可以手動將 ATX PLL 放置在收發器銀行的頂端位置。以下是 QSF 限制的範例。
set_location_assignment LCPLL_X0_Y24_N57||llp0：inst|altera_xcvr_low_latency_phy：llp0_inst|sv_xcvr_low_latency_phy_nr：sv_xcvr_low_latency_phy_nr_inst
|sv_xcvr_10g_custom_native：sv_xcvr_10g_custom_native_inst|sv_xcvr_plls：sv_xcvr_native_insts0]。
gen_bonded_group_plls.gen_tx_plls.tx_plls|pll[0].pll.atx_pll.tx_pll」
您可以從 Quartus® II 晶片規劃師找到上下 ATX PLL 座標。
此問題將在 Quartus® II 版本 15.1 軟體中解決。