為何在使用 Quartus® II 軟體 v12.0 時，xgmii_rx_dc[71：0] 與xgmii_rx_clk訊號在模擬Stratix® V GX 裝置中的 10GBASE-R PHY IP 時，無法同步rx_coreclkin？

由於 Quartus® II 軟體版本 12.0 的 10GBASE-R PHY 模擬模型中出現錯誤， xgmii_rx_dc[71：0] 和xgmii_rx_clk 訊號未同步 rx_coreclkin。

若要解決這個問題，請使用下列方法中的非加密 10GBASE-R PHY 模擬模型：

1. 透過 文字編輯器在<instance_name>_sim\altera_xcvr_10gbaser資料夾中開啟 altera_xcvr_10gbaser.sv System Verilog 檔案。
2. 新增 以下範例中評論的行：
   sv_xcvr_10gbaser_nr #（
   .num_channels（num_channels）
   .operation_mode（operation_mode）
   .sys_clk_in_mhz（mgmt_clk_in_mhz）
   .ref_clk_freq（ref_clk_freq）
   .rx_use_coreclk（rx_use_coreclk），//新增此行
   .pll_type（pll_type）
   .RX_LATADJ（rx_latadj），
   .TX_LATADJ（tx_latadj）
3. 在 <Instance_name>_sim\mentor 資料夾中開啟 msim_setup.tcl 檔案。
4. 在路徑上 用「mentor」評論所有行號。

若要在混合語言模擬中使用更新的 System Verilog 模擬模型，您需要混合語言 ModelSim 授權。

此問題已在 Quartus II 軟體 v12.0 中解決。