問題136531： Stratix IV 裝置中的頻率網路與 PLL，版本 3.4
第 5-14 頁，附圖 5-11 的說明。注意 2 目前指出，對於靜態頻率選取訊號，當裝置在使用者模式下運作時，您只能透過設定檔 （SRAM 物件檔案 [.sof] 或程式設計程式程式物件檔案 [.pof] 設定頻率選取訊號，而這無法動態控制。
注意 2 應說明「您只能透過配置檔 （.sof 或 .pof） 靜態設定頻率選擇訊號」。
問題140213： Stratix IV 裝置的 DC 和切換特性，版本 5.3
表 1–42 表示對於以 -2/2 倍的速度等級Stratix IV 裝置，支援 1600Mbps 的資料速率，用於來源同步 SERDES 與 True Differential I/O 標準。Stratix IV 裝置源同步 SERDES 所達到的最大可能資料速率取決於設計。來源同步 SERDES 是透過使用ALTLVDS_RX和ALTLVDS_TX兆功能來實用。您可以使用這些超級功能為您的介面選擇脫速/序列化規格。 SERDES 的 Fmax 規格是根據序列資料使用的快速頻率。介面 Fmax 也取決於平行頻率領域，因為該領域的設計取決於時間分析。
問題156376：Stratix IV 裝置中的頻率網路和 PLL，版本 3.4
使用自動頻率切換時，有兩個需要的彈射，第一個是不正確的。它表示：
「兩個頻率輸入都必須執行。」
自動頻率切換的目的是，如果一個頻率停止執行，則在頻率之間切換。實際需求是在設定FPGA時同時需要執行兩個頻率。彈射應該說：
「在設定FPGA時，兩個頻率輸入都必須執行。」
第 91332 期： 第 2 冊，第 1 章。Stratix IV 裝置中的收發器架構，版本 4.5
第 1-152 頁錯誤地陳述：
表 1–57 列出使用快速被動平行 （FPP） 設定為 125 MHz 時，Stratix IV GX 裝置的一般配置時間。
但是 FPP 中的最大配置頻率取決於裝置的變異，如第 1 冊、第 10 章、表 10-4 所示。
它應該說：
表 1–57 列出使用快速被動平行 （FPP） 設定設定最高頻率時，Stratix IV GX 裝置的一般配置時間。
問題357589， Stratix IV 裝置的 DC 和切換特性，版本 4.6
表 1-23 錯誤地暗示所有 PCI Express® Gen2 通道寬度都支援在商業和工業 -3 裝置中。
如 PCI Express 使用者指南 表 1-9 中正確顯示：
Stratix® IV PCI Express Gen2x8 介面需要 -2 或 -3I 裝置速度等級（-3C 不支援 Gen2x8）。
問題10006592： 第 2 冊，第 1 章，Stratix IV 裝置中的收發器架構，版本 4.1
《Maximizex IV 收發器架構》一章的「AEQ 運作模式」一節說明，AEQ 有三種運作模式，Quartus® II 軟體僅支援「一次性」模式。
請參閱 Stratix IV 裝置手冊章節的附錄表 1-2 ，以取得 SIV 收發器中「適應性均衡 （AEQ）」功能的更新。
問題10006412： 第 1 冊、第 10 章、配置、設計安全性、Stratix IV 裝置的遠端系統升級、版本 3.1
tCF2ST1（nCONFIG 高至 nSTATUS 高）計時不會依 tCFG（nCONFIG 脈衝寬度）而異。nCONFIG 高發行後，在 tCF2ST1 最大規格內高釋放 nSTATUS，前提是您在外部不持有 nSTATUS 低。
與個別表格相關的注意事項將變更為：「如果您不延遲配置，外部持有 nSTATUS 低值，則適用此值。」
問題10006465： 第 4 冊，第 1 章，DC 和切換特性，版本 4.3
在表格 1-5 的說明中指出：「Altera建議在將 VCCBAT 連接至電池時，使用 3.0V 標示電池電壓，以進行揮發性金鑰備份。如果您沒有使用揮發性安全金鑰，您可以將 VCCBAT 連接到 GND 或 3.0V 電源供應器。」
本說明將更新為「Altera建議在將 VCCBAT 連接至電池時，使用 3.0V 標定的電池電壓以進行揮發性金鑰備份。如果您沒有使用揮發性安全金鑰，您可以將 VCCBAT 連接到 GND 或 1.2V-3.3V 電源供應器。」
已解決的問題：
問題360127， Stratix IV 裝置的 DC 和切換特性，版本 5.0
表 1-22 缺少 LVDS 接收器電壓輸入範圍。
當 Dmax > 700 Mbps 時，LVDS 輸入電壓需求為 1.0 V
當 Dmax
問題 35430： Stratix IV 裝置的 DC 和切換特性，版本 5.3
Stratix IV 裝置的 DC 和切換特性表 1-42 指出，對於 -2/2 倍速度等級的裝置，支援 800MHz 的fHSCLK_in（輸入頻率頻率）True Differential I/O 標準。這不適用於 680、530、360 和 290 密度裝置。這類零件的規格除評為 5%。這些裝置的正確頻率應該是 762MHz。
問題 35430： STRATIX IV 裝置的 DC 和切換特性，版本 5.2
表 1-22 表示 VCCIO 用於 I/O 運作的差異標準。 這不正確。 VCCIO 用於差額輸出作業。 下列詳細資訊說明用於差分輸入操作的電源針腳：
- 欄和行 I/O 銀行僅在專用頻率輸入針腳上支援 LVPECL I/O 標準的輸入作業。
- 列 I/O 中的差時輸入搭載 VCC_CLKIN，需要 2.5 V. 列 I/O 中未在時鐘針腳上的差分輸入，由需要 2.5 V 的 VCCPD 驅動。 I/O 銀行中所有差異輸入均採用需要 2.5V 的 VCCPD 技術。
問題10006109： 第 2 冊，第 1 章，版本 4.1
第 1 至 149 頁指出：「如果您使用 Stratix IV GX 和 GT PCI Express 硬 IP 模組，請在設計中確認 PCI Express 編譯器產生的包裝檔案的測試埠[5] 埠。維護此埠會迫使硬 IP 區塊內的 LTSSM 轉換至這些狀態。測試 [5] 埠必須至少維護 16 ns 和少於 24 ms。」
主張測試 [5] 埠是不正確的。test_in[6] 埠應予以維護，而不是測試[5] 埠。
問題10005907： 第 2 冊，第 1 章，版本 4.1
第 1 至 188 頁指出，STRATIX IV GT 裝置不支援 PCI Express （PIPE） 反向平行回送功能。 這是不正確的。 它支援Stratix IV GT 裝置。
問題10005786： Stratix IV 手冊，第 1，2，3 和 4，版本 4.0
Stratix® IV GT 裝置支援的最低資料速率為 600Mbps，而不是 2.488Gbps。
問題10005787： 第 2 章 1 章「Stratix IV 收發器架構」版本 4.0
表 1-70。Stratix IV GT 的 CMU PLL 支援 600Mbps 至 11.3Gbps 的資料速率。
問題10005409，第 2 冊，第 2 章，版本 4.0
表格 2-4，注意 （1） 在裝置手冊中表示：「當設定為 HCSL 時，Quartus® II 軟體會自動選取 DC 耦合與外部終止 選項以進行 refclk 針腳訊號。」 Quartus® II 軟體實際需要遵循其他步驟，以在 REFCLK 針腳上啟用 DC 耦合/外部終止。
1. 將下列作業新增到您的專案 .qsf 檔案中
set_instance_assignment-名稱INPUT_TERMINATION關閉 -至
2. 重新編譯設計
問題10005661， 第 2 冊，第 5 章，第 4.0 章。表 5 至 15。EyeQ 介面收銀台對應
聲明「Bit [1]—讀/寫：根據儲存在 EyeQ 收銀機位址收銀器中的位址，將資料註冊器的內容寫入其中一個 EyeQ 收銀台。寫 0 讀取 EyeQ 收銀機的內容。」 是不正確的。
它應該會讀取「位 [1]—讀/寫：根據儲存在 EyeQ 收銀機位址收銀器中的位址，將資料註冊器的內容寫入到其中一個眼Q 收銀台。寫 1 讀取 EyeQ 收銀機的內容。」
問題366739， Stratix IV 裝置的 DC 和切換特性，版本 4.6
注意 （4） 在表 1-6 狀態下，「如果傳輸器通道資料速率> 6.25 Gbps，VCCH_GXBL/R 必須連接到 1.4 V 供應器。」「>6.25 Gbps」的資料速率限制是不正確的。它應說明「>6.5 Gbps」。
問題：10006605， Stratix IV 裝置的 DC 和切換特性，版本 4.4。
VCCPT 誤從表格 1-1 和 1-5 移除。 VCCPT 的建議規格為 1.5V。
問題：10006694： Stratix IV 裝置中的熱插槽和開機重設，版本 3.1。
本章中有指標指出：「Altera建議在 VCCAUX 之前啟用 VCC」，但應該讀取「Altera需要在 VCCAUX 之前啟動 VCC。」
問題：10006604， Stratix IV 裝置的 DC 和切換特性，版本 4.4。
VCCCB 誤加到表格 1-1 和 1-5。
問題10005417， 第 2 冊，第 5 章「EyeQ」版本 3.0
聲明：「當您啟用 EyeQ 硬體時，它可讓 CDR 在兩個單位間隔 （UI） 的傳入資料中，對 64 個不同的位置進行取樣。您可以手動控制取樣點，並檢查這 64 個取樣點中的位錯誤率 （BER）。」
它應該會讀取：「當您啟用 EyeQ 硬體時，它可讓 CDR 在一個單位間隔 （UI） 的傳入資料中，對 32 個不同的位置進行取樣。您可以手動控制取樣點，並檢查這 32 個取樣點中的位錯誤率 （BER）。」
問題10006578，第 1 冊，Ch 3：Stratix IV 裝置中的 TriMatrix Memory Blocks，版本 3.1
Stratix IV 手冊說明 M9K 和 M144K 記憶體單元已初始化為電源開機時的所有 0\s，除非指定有 mif 檔案。
問題10003993， 第 4 冊，第 1 章「DC 和切換特性」版本 3.1
表 1-37 （表格 1-36 在版本 4.0） 已更正，以顯示使用 DDIO 收銀機的 SERDES 規格 J=2 的資料速率。
問題10003562， 第 1 冊，第 12 章「Stratix IV 裝置中的 JTAG 邊界掃描測試」版本 2.0
版本 3.0 更新表 12-2，EP4SGX230 裝置的 32 位 IDCODE 中含有正確的 16 位零件編號。
問題10003555， 第 4 冊，第 1 章「DC 和切換特性」版本 2.1
表格 1-18 中 LVPECL 的選修規格 （版本 4.0 中的表 1-21） 適用于行和列輸入頻率針腳。
發行10003397，第 4 冊，第 1 章「DC 與切換特性」版本 2.1
Iout 規格已新增到表 1-1。
問題10003232，第 2 冊，第 3 章「在轉譯器區塊中設定多個通訊協定與資料速率」版本 2.0
表 3-7 顯示啟用 PCI Express 硬 IP 模組時可用的收發器通道。在 Ch1 欄下，第二排專案顯示該通道可供使用（由 \'avail\'）表示。此資訊不正確。 因此，對於具有 2 個虛擬通道的 PCI x1 連結，Ch1 無法用於任何配置。
問題10003061，第 2 冊，第 1 章「Stratix IV 收發器架構」版本 1.0
關於 Byte 訂購區塊和圖 1-92 和 1-93 的詳細資訊已在修訂版 2.0 中更新。
發行10002468，第 4 冊第 1 章「DC 與切換特性」版本 1.0
第 2.0 版更正了VCCD_PLL的最低電壓。
發行10003439，第 1 冊第 1 章「Stratix IV 裝置系列概覽」版本 1.0
表格 1-1 已在修訂版 2.1 中更新，EP4SGX530 裝置的 PCI Express 硬 IP 模組數量正確。
問題10006590， 第 2 冊，Ch 5：Stratix IV 動態重新配置，版本 4.1
「適應性均衡 （AEQ）」一節（第 5-74 頁）的《通波四號動態重新配置》一章說明，AEQ 有三種運作模式，Quartus® II 軟體僅支援「一次性」模式。
請參閱 Stratix IV 裝置手冊章節的附錄表 1-2 ，以取得 SIV 收發器中 \'Adaptive Equalization （AEQ） 功能的更新。