重大問題
此問題影響到Arria上的所有外部記憶體介面 V 和 Cyclone V 裝置。
包含外部記憶體介面的設計可能會遇到 在 Verilog 或的貼合後模擬過程中的模擬錯誤 VHDL,Arria V 或 Cyclone V 裝置上。
此問題的解決方法是不要使用適合後的模擬。
此問題將在未來的版本中解決。
重大問題
此問題影響到Arria上的所有外部記憶體介面 V 和 Cyclone V 裝置。
包含外部記憶體介面的設計可能會遇到 在 Verilog 或的貼合後模擬過程中的模擬錯誤 VHDL,Arria V 或 Cyclone V 裝置上。
此問題的解決方法是不要使用適合後的模擬。
此問題將在未來的版本中解決。
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