是的。 在 361 的版本 1.0：連接 DDR 和 DDR2 SDRAM 搭配 Cyclone II 裝置 時，Cyclone II C7 和 C8 的 DDR/DDR2 最大頻率規格錯誤地列出如下
DDR2 規格發佈于 AN361v1.0
C6：167MHz（張貼時正確）
C7：167MHz（太積極）
C8：133MHz（太積極）
這些初始規格是以簡單的讀/寫計時分析為基礎，不包括 I/O 切換限制、噪音源和其他因素。 因此，DDR/DDR2 最大頻率操作的主張在系統中顯得更具攻擊性，因此可以實現。
Altera已完成更嚴謹的瓶頸分析，並且更新了Cyclone II DDR/DDR2 速度，如下所示：
可實現的Cyclone II DDR2 速度
C6：167MHz
C7：150MHz
C8 （VIO） ：125MHz
C8 （HIO）：100MHz
可實現的Cyclone II DDR 速度
C6：167MHz
C7：150MHz
C8：125MHz
應當指出，雖然原本網路上的最大頻率聲明比可實現的更具有攻擊性， 但任何嘗試達到這些速度的使用者都會被 Quartus II 軟體標記，表示他們要求的頻率過高。 例如，如果您的 Cyclone II C8 / DDR2 設計設定為 125MHz，則會發出下列警告 「警告：DQS 頻率設定 125.0 MHz 的 DQS I/O 針腳ddr_dqs[0] 應小於 100.0 MHz」
如需詳細資訊，請參閱標題為「當我在 Quartus II 版本 5.0SP1 及更低的 Quartus II 版本中，在 -7 和 -8 速度等級Cyclone II FPGAs中編譯廣告中的 DDR/DDR2 速度時，為什麼會收到警告訊息？
確保您的設計目標系根據 AN361 版本 1.1 所列的更新系統編號，並確保您為獨特的系統執行計時分析，以定義實際的系統速度。