描述
使用具有 SOPC Builder 或 Qsys 所產生的 VHDL 檔案的 Cadence 模擬工具時，您可能會看到此警告。此警告對模擬結果沒有任何影響，而且可以安全地予以取用。
解決方法
在 Cadence 模擬工具中的下列 Tcl 命令可抑制此警告訊息：
ncsim> set pack_assert_off {std_logic_arith}