是的，在 PLL Intel FPGA IP中設定工作週期值低於 50% 時，輸出頻率頻率可能會出現問題。使用 Quartus® II 軟體版本 13.0sp1 和更早版本時，可能會發生這種情況。
如果 PLL Intel FPGA IP錯誤地計算 C-Counter Hi Divide 和 C-Counter Low Divide 參數，就會發生問題。編譯報告 => Fitter => 資源區段 => PLL 使用摘要將顯示實際輸出頻率頻率。如果報告的輸出頻率頻率不正確，則 C-計數器 Hi 區隔 或 C-計數器低分隔 參數不正確。
C 計數器用於將電壓控制振盪器 （VCO） 頻率分成所需的輸出頻率。C-Counter Hi Divide 和 C-Counter Low Divide 參數的總和是 VCO 頻率的分隔值。
例如，如果 VCO 以 840 MHz 執行，而所需的輸出頻率為 105 MHz，則需要總分差值 8。在 50% 工作週期中，高數和低數應平均分配在 C-Counter Hi Divide 和 C-Counter Low Divide 參數之間，其中每個參數的分差值為 4。若要建立其他工作週期值，您可以根據需要調整 C-計數器 Hi 區隔和 C-計數器低鴻溝參數。您必須確保這些參數的總和等於總分值，才能產生所需的輸出頻率頻率。
如果總分隔值是奇數值，則如果需要 50% 工作週期，則需要開啟 C-Counter Odd Divide 啟用參數。例如，如果 VCO 以 840 MHz 執行，而所需的輸出頻率頻率為 120 MHz，則需要總分差值 7。在這種情況下，C-Counter Hi Divide 參數為 4，C-Counter Low Divide 參數為 3，並將 C-Counter Odd Divide 啟用參數設定為 True。如果需要超過 50% 的任務週期，則需要根據需要調整 C-Counter Hi Divide 參數和 C-Counter Low Divide 參數。您必須確保這些參數的總和等於總分值，才能產生所需的輸出頻率頻率。
若要在您的設計中解決這個問題，請開啟 <PLL 實例名稱>_0002.v 檔案，並找到受影響輸出頻率的 C-Counter Hi Divide 和 C-Counter Low Divide 參數。視需要調整這些參數，以建立正確的輸出頻率頻率和所需的工作週期。
請參考上述範例，如果 VCO 在 840 MHz 執行，而所需的輸出頻率頻率為 105 MHz，且工作週期為 12.5%，則需要下列參數：
- C-counter Hi Divide = 1
- C-計數器低分隔 = 7
- C-計數器奇數分隔啟用 = 錯誤
由於 PLL Intel FPGA IP計算中的問題，設定以下參數為 120 MHz 輸出頻率頻率：
- C-counter Hi Divide = 1
- C-計數器低分隔 = 6
- 啟用 C-counter Odd 分隔 = True
若要修正此範例中的參數，C-計數器低分隔參數應設為 7，而 C-Counter Odd Divide Enable 啟用參數應設為錯誤的<PLL 實例名稱>_0002.v 檔案。