文章 ID: 000079490 內容類型: 產品資訊與文件 最近查看日期: 2013 年 08 月 13 日

當附設埠切換時,PLL Intel FPGA IP如何運作,並且是否有下一步可以切換設定時間的要求?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

在相鎖回路 (PLL) 的上升邊緣 (告取)是固定 針腳,所有 PLL 計數器均已清除,而 VCO 設定為標示中心頻率。 為了確保 PLL 的正確運作,有一個狀態機器從輸入頻率到 PLL (refclk) 運作,以控制內部重設的時間。

狀態機器開始將 PLL 從被設定的下降邊緣從重 中取出。 此程式需要 1,024 個 refclk 週期才能完成。 在 1,024 個 refclk 週期中,任何上升的邊緣都會被忽略,而 PLL 將不會被重設。

解決方法

請勿在 1,024 refclk 週期內重新組裝,以將其除名。

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