重大問題
在編譯由 Qsys 產生的 IP 核心時,TimeQuest 時序分析器可能會顯示警告訊息,指出 SDC 限制正在被忽略。出現這些訊息是因為 TimeQuest 閱讀 Altera_avalon_half_rate_bridge_constraints.sdc 檔案 即使未使用半速率橋接功能。
此問題影響到所有由 Qsys 產生的配置。
此問題對設計沒有影響。
若要防止顯示警告訊息,請移除 altera_avalon_half_rate_bridge_constraints.sdc 檔案 從專案和任何 .qip 檔案。
此問題將在未來的版本中解決。