文章 ID: 000079863 內容類型: 疑難排解 最近查看日期: 2011 年 11 月 11 日

提供 Interlaken MegaCore 功能的 SDC 檔案，包括過分偏離時序路徑的切割

環境

  • Intel® Quartus® II 訂閱版
  • Interlaken
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    Synopsys 設計限制檔案 （.sdc） 提供 Interlaken MegaCore 功能可切斷所有計時關係 頻率之間。此限制對於 設計範例，但它並未提供開發的一個好範例 客戶設計。

    如果您使用這個 .sdc 與您自己的設計，您的 設計在硬體中可能無法正常運作。

    解決方法

    在您自己的設計中，確保您不會無端縮短計時路徑。 請勿依賴 IP 提供的 .sdc 檔案 如何只提供必要的計時路徑範例的核心 削減。

    此問題已在 Interlaken MegaCore 的 11.0 版本中修復 功能。

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