描述
是的，您可以在特定裝置系列中同時對支援 ISP 的Altera®裝置進行程式設計。
當聯合測試行動小組 （JTAG） ISP 頻率 （TCK） 以高頻率 （1 至 10 MHz） 執行時，相較于記憶體單元的程式設計脈衝時間，將資料和位址資訊移到裝置所需的時間變得微不足道。
在 JTAG 鏈中程式設計多個裝置時，並行程式設計可讓每個裝置同時套用程式的脈衝。因此，此並行程式設計可大幅縮短程式設計時間。
當 TCK 以低頻率 （~100 kHz） 執行時，相較于記憶體單元的程式設計脈衝時間，將資料和位址資訊移轉至裝置所需的時間就變得占了上風。因此，在頻率較低時，並行程式設計的優勢微乎其微。
Altera使用 Serial Vector Format 檔案 （.svf）、Jam™ 檔案 （.jam） 和 Jam Byte-Code 檔案 （.jbc） 時，支援並行程式設計。每當針對同一系列的多個裝置時，這些檔案格式會自動使用並行程式設計。
如需詳細資訊，請參閱 MAX II 裝置的系統內可程式性指南 （PDF）和100：系統內可程式性準則 （PDF）.