文章 ID: 000080182 內容類型: 錯誤訊息 最近查看日期: 2014 年 12 月 09 日

警告 （332009）：源時鐘： 和目標時鐘之間關係的啟動和鎖定時間：超出法定時間範圍。關係差異正確，但啟動時間設置為 0。

環境

  • Intel® Quartus® Prime 設計軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    當您編譯基於 UniPHY 的 DDR3 SDRAM 控制器時，您可能會在 pll_ref_clk 和 pll_afi_clk/pll_write_clk 之間收到上述警告。

    此警告是由於 PLL 參考頻率頻率與工作頻率之間的非整數比率造成的，這會迫使啟動和鎖存邊緣時間超出允許的時間值範圍。

    解決方法

    可以安全地忽略該警告。如果要避免此警告，可以嘗試以下兩種解決方法之一。

    解決方法 1：在 pll_ref_clk 和 pll_afi_clk/pll_write_clk 之間添加「set_false_path」約束，因為 pll_ref_clk 和 PLL 輸出頻率之間沒有定時路徑。

    解決方法 2：更改 PLL 參考頻率的頻率，獲取 PLL 參考頻率頻率與操作頻率之間的整數比。

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