文章 ID: 000080517 內容類型: 錯誤訊息 最近查看日期: 2020 年 01 月 06 日

錯誤(17900):若要正確啟用連結器功能,適用于 DSP 區塊的埠 CHAININ WYSIWYG 原始版」<design_path>|<design_name>_DSP0」必須從上一個 DSP 區塊的 CHAINOUT 埠連接</design_name></design_path>

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Intel® Quartus® Prime Pro Edition 軟體版本 19.3 和更早版本的問題,當您從 Intel® Stratix® 10 裝置移移至 Intel Agilex® 7 裝置時,可能會看到下方的合成錯誤訊息。此錯誤僅在 VHDL 中發生,但未在 Verilog HDL 中發生。

    錯誤(17900):若要正確啟用連結器功能,DSP 區塊 WYSIWYG 的埠 CHAININ 原始「|_DSP0」必須從上一個 DSP 區塊的 CHAINOUT 埠連接。

    錯誤(17860):當參數use_chainadder設定為「真實」時,DSP 區塊 WYSIWYG 原始「|_DSP0」的埠 CHAININ 寬度應該是 64 位。

    合成將 DSP 模組的鏈條寬度誤譯為 0。您可能需要根據您的設計要求進行相應的變更。

    解決方法

    若要解決此問題,您可以連按兩下合成錯誤訊息,然後為Intel Agilex®裝置增加 CHAINOUT 埠寬度,手動修改 DSP 區塊。

    請參閱下列代碼範例:

    一般地圖 (

    operation_mode =>「m27x27」,

    clear_type =>「sclr」,

    ...

        chain_inout_width => /新增此代碼

    output_clken =>「1」

    )

    埠地圖 (

    clk => clk,

    ...

      鏈條 =>... // 在新增上述代碼 之前,請先確定此埠已到此處

    );

    此問題已從 Intel® Quartus® Prime Pro Edition 軟體版本 21.3 開始修復。

    相關產品

    本文章適用於 1 產品

    Intel® Agilex™ FPGA 與 SoC FPGA

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。