重大問題
如果您為低延遲 40-100GbE IP 產生 VHDL 模型 核心無法正確模擬。
這個問題沒有解決方法。您必須產生 IP 核心 Verilog HDL 的變異。
這個問題將在日後的低延遲版本中解決 40 與 100-Gbps 乙太網路 MAC 與 PHY MegaCore 功能。
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