文章 ID: 000080886 內容類型: 疑難排解 最近查看日期: 2012 年 08 月 18 日

支援 400MHz DDR3 硬記憶體控制器與 MPFE 介面以 V 裝置Cyclone為目標的限制

環境

  • Intel® Quartus® II 訂閱版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    此問題影響到 DDR3 產品。

    以下限制適用于 400MHz DDR3 具有多埠前端的硬記憶體介面,針對Cyclone V 裝置:

    問題 1:

    使用範例設計的硬體測試可能會失敗,即使 TimeQuest 沒有報告違反計時規定的行為。

    問題 2:

    Avalon不支援大於 64 位的資料寬度。

    問題 3:

    單向Avalon埠的正確運作尚未 已通過驗證。

    解決方法

    以下解決方法適用于以下問題:

    問題 1:

    設定並固定時間保證值,以便在硬記憶體之間傳輸 控制器與核心邏輯可能無法平衡。使用set_min_delay 限制增加間傳輸的持有時間差距 硬記憶體控制器與核心邏輯。

    此問題將在未來的版本中解決。

    問題 2:

    使用Avalon 32 位或 64 位的資料寬度。

    未來將支援 128 位與 256 位的資料寬度 版本。

    問題 3:

    這個問題沒有解決方法。

    單向Avalon埠的營運將通過驗證 在未來版本中。

    相關產品

    本文章適用於 1 產品

    Cyclone® V FPGA 與 SoC FPGA

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