描述
如果已指派 （在 Quartus® II 軟體中） 分配DEV_CLRn 輸入上的 FPGA DEV_CLRn針腳以產生整個裝置的重設，JTAG UART 可能會變得不穩定，而 JTAG UART 則會在 JTAG UART 處於作用中時重設FPGA。
若要解決這個問題，請勿在 JTAG UART 的設計中使用 DEV_CLRn 功能。 關閉 Quartus II 軟體中的 啟用裝置寬重設 （DEV_CLRn） 設定。