對於 DDR3 UniPHY 控制器，Avalon資料匯流排的寬度取決於控制器的Avalon-MM 介面設定。選項為半速率或季度利率。半速率控制器的Avalon資料寬度是外部資料匯流排寬度的 4 倍。四分之一速率控制器Avalon資料寬度是外部資料匯流排的 8 倍。
啟用 ECC 後，DDR3 UniPHY 控制器會在外部資料匯流排上新增一個 8 位的 ECC 代碼字。此 ECC 代碼詞佔據外部資料匯流排中最重要的 8 位。
例如，如果您使用 ECC 產生 64 位 DDR3 季度速率控制器，則Avalon資料匯流排寬 512 位，外部資料匯流排寬 72 位（64 位資料 8 位 ECC 代碼字）。每個Avalon寫入突增 1 將導致外部資料匯流排的 8 （BL8） 傳輸突增長度。Avalon資料匯流排對應到外部資料匯流排，如下所示：
外部資料 0 [71：0] = {ECC 代碼字 0[7：0]，Avalon資料[63：0]]
外部資料 1 [71：0] = {ECC 代碼字 1[7：0]，Avalon資料[127：64]
外部資料 2 [71：0] = {ECC 代碼字 2[7：0]，Avalon資料[191：128]
外部資料 3 [71：0] = {ECC 代碼字 3[7：0]，Avalon資料[255：192]
外部資料 4 [71：0] = {ECC 代碼字 4[7：0]，Avalon資料[319：256]
外部資料 5 [71：0] = {ECC 代碼字 5[7：0]，Avalon資料[383：320]
外部資料 6 [71：0] = {ECC 代碼字 6[7：0]，Avalon資料[447：384]
外部資料 7 [71：0] = {ECC 代碼字 7[7：0]，Avalon資料[511：448]