文章 ID: 000081471 內容類型: 錯誤訊息 最近查看日期: 2013 年 03 月 04 日

內部錯誤：子系統：TIS_RC，檔：/quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp，行：584

環境

  • Intel® Quartus® II 訂閱版
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體版本 12.0 及更新版本的問題，如果您的設計目標是包含未連接輸出頻率的 PLL Intel® FPGA IP 的 Stratix® V FPGA設計，則在 Fitter 期間可能會看到此錯誤。

    解決方法

    若要解決此問題，請將相鎖迴圈 （PLL） 輸出頻率連接到您所需邏輯，或將其從 PLL Intel® FPGA IP的即時移除。

    此問題已從 Quartus® II 軟體版本 12.1.1 開始修復。

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