為什麼 PCI Express 的 Intel® 硬 IP 設定為 3.0 配置，會定期從 L0 LTSSM...

環境

錯誤 ID: rd04242014_695

Quartus 版本

Intel® Quartus® II 訂閱版

版本已找到: 14.0 版本已修正: 0.0

FPGA 智慧財產

適用於 PCI Express* 的 Intel® Arria® 10 Cyclone® 10 硬 IP

適用於 PCI Express* Intel® FPGA IP 的 Arria® V GZ 硬 IP

適用於 PCI Express* Intel® FPGA IP 的 Avalon-MM Stratix® V 硬 IP

適用於 PCI Express* Intel® FPGA IP 的 Stratix® V 硬 IP

適用於搭載 SR-IOV Intel® FPGA IP 之 PCI Express* 的 Stratix® V 硬 IP

適用於 PCI Express* 的 V 系列 Avalon-MM DMA

版本已找到: 14.0

重大問題

描述

如果接收（RX）物理編碼子層（PCS）收到與 SKP 或 SKP 終端模式相同的資料，則適用于 PCI Express 3.0 實例的 Intel® 硬 IP 可能會從 L0 轉換為復原，然後再返回。 PCS 區塊同步器會錯誤地將這些解釋為有效的 SKP 順序集，並重新對準資料。這會導致資料區塊邊界損壞。這不會造成資料遺失，因為在 LTSSM 返回 L0 狀態後，受影響的資料將會重新傳輸。

此活動在 PIPE 介面上的簽名如下：
·        受影響通道的 PIPE rxdata 與 SKP 資料模式（AAAAAAAA、AAAAAA）或 SKP END 模式（AAAAAAAA、XXXXXXE1）相符。
·        受影響通道的 PIPE rxvalid 訊號會移除，直到 LTSSM 復原活動結束為止。
·        受影響通道的 PIPE rxstatus 訊號回報 3'b100 （解碼錯誤或差異錯誤）。

擷取的資料很少能與 SKP 模式或 SKP 終端模式完全吻合。有些系統可能會發現這種情況會每隔幾個小時發生一次。這個問題對連結頻寬的影響微乎其微。

解決方法

此問題沒有預定的解決方法或解決方法。不需要採取任何行動。

相關產品

本文章適用於 3 產品

Arria® V GZ FPGA

Intel® Arria® 10 FPGA 與 SoC FPGA

Stratix® V FPGA

選擇您的語言

使用 Intel.com 搜尋功能

快速連結

最近的搜尋

進階搜尋

僅在以下條件搜尋：

為什麼 PCI Express 的 Intel® 硬 IP 設定為 3.0 配置，會定期從 L0 LTSSM 狀態轉換為復原狀態，然後再再返回？

環境

需要更多協助嗎？

免責聲明