描述
如果處理器或可程式化邏輯裝置 (PLD) 在程式設計期間驅動增強組態裝置的快閃介面針腳,則可能會收到此 Quartus® II 錯誤訊息。為了確保您成功程式設計增強組態裝置並設定基於 SRAM 的裝置,處理器或 PLD 必須在這些情況下三個狀態快閃記憶體介面針腳,以避免爭搶。
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