重大問題
描述
此問題影響到 DDR3 產品。
由於非最終的計時模型，位址與命令與 CK 頻率關係，以及 DQS 與 CK 頻率關係 針對四分之一速率 DDR3 設計，可能無法通過計時模型檢查 Arria V 裝置。由此產生的設計可能證明不強固 在硬體中。
解決方法
對已證明不強固的設計，其解決方法 硬體，是在 SDC 中新增下列計時限制 檔：
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -setup 0.400
set_clock_uncertainty -from [get_clocks ]
-to [get_clocks ] -add -hold -0.400
額外的計時限制將使設計更加堅固耐用 橫跨更廣泛、更適合的種子;然而，時間分析將會 依舊報告位址與命令與 CK 頻率與 DQS 對比 CK 頻率關係失敗。額外的計時限制 將無法對所有更合適的種子有效。
這個問題將在未來的版本中解決。