文章 ID: 000083440 內容類型: 疑難排解 最近查看日期: 2018 年 06 月 25 日

為什麼收發器在 10 FPGA Intel® Stratix®使用 Interlaken （第 2 代） Intel® FPGA IP時無法正確重設？

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • Interlaken（第 2 代）Intel® FPGA IP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    重大問題

    描述

    由於 Intel® Quartus® Prime 軟體版本 18.0 和更早版本的問題，在 Interlaken （第 2 代） Intel FPGA IP上宣稱 reset_n 訊號不會重設核心內的收發器。

    解決方法

    若要解決此問題，請手動將 reset_n 訊號連接到 IP 核心中包含的清晰文本包裝 ilk_uflex_ext 模組內，如下所示：

    原始代碼：

    uflex_ilk_hard_pcs_xcvr #（

    .NUM_LANES （NUM_LANES），

    ...

    ）C2_XCVR（

    重設控制器

    .mm_clk（mm_clk），//75-125 MHz

        .reset_n，

    ...

    解決方法代碼：

    ...

    ） C2_xcvr （

    重設控制器

    .mm_clk（mm_clk），//75-125 MHz

        .reset_n（reset_n），

    ...

    此問題排定在 Intel® Quartus® Prime 軟體的未來版本中修復。

    相關產品

    本文章適用於 1 產品

    Intel® Stratix® 10 FPGA 與 SoC FPGA

    需要更多協助嗎？

    聯絡支援部門

    免責聲明

    1

    所有在本網站登出的文章及相關內容的使用均受到 Intel.com 使用條款的約束。

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的，方便您參考而提供，不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸，將受英文版規範及管轄。 查看這個頁面的英文版。