文章 ID: 000083449 內容類型: 疑難排解 最近查看日期: 2014 年 08 月 29 日

在 V、Arria V 或 Cyclone V 裝置 Stratix中,是否可以將 Global Clock (GCLK) 用作非 DPA ALTLVDS_RX介面的輸入頻率來源?

環境

  • Intel® Quartus® II 訂閱版
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    否,全球頻率 (GCLK) 不能作為非 DPA ALTLVDS_RX介面的輸入頻率來源Stratix® V、Arria® V 或 Cyclone® V 裝置。然而,由於 Quartus 中的已知問題® II 軟體版本 13.0,若已實作此錯誤或警告訊息,不會產生任何錯誤或警告訊息。

     

     

    解決方法 此問題已在 Quartus II 軟體版本 13.0 SP1 中解決。如果將 Global Clock (GCLK) 用作非 DPA ALTLVDS_RX介面的輸入頻率來源,就會產生有效的錯誤訊息。

    相關產品

    本文章適用於 16 產品

    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Stratix® V GT FPGA
    Cyclone® V GX FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V FPGA 與 SoC FPGA
    Arria® V GT FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。