描述
是的，自 Quartus® II 軟體版本 9.0 發佈以來，DDIO 輸出延遲鏈的計時模型已針對Stratix® III 裝置進行更新。 這些延遲鏈在 Quartus II 軟體版本 9.0 和更早版本的建模錯誤。DDIO 輸出延遲鏈在 Quartus II 軟體編譯回復 t 的 d elay 鏈摘要區段中識別為「T4 （DDIO_MUX）」，並且無法使用程式化。 Quartus II 軟體版本 9.0 SP1 中的計時模型已更新以解決此問題。此更新消除了在設計中實施雙倍資料速率輸出的硬體功能故障的可能性。
這個問題影響到所有使用ALTDDIO_OUT、ALTDQ_DQS和 ALTMEMPHY 超級功能執行雙倍資料速率輸出Stratix III 設計。如果您的設計執行了這些超級功能中的任何一 個，請按照下列步驟，使用 Quartus II 軟體版本 9.0 SP1 重新分析計時利潤：
此外，如果您的設計採用 DDR3 DIMM 介面或 DDR3 元件介面（位址/命令訊號的菊鏈拓撲），請參閱以下相關解決方案，以取得寫入層級延遲鏈的時間模型變更詳細資訊。