文章 ID: 000084197 內容類型: 疑難排解 最近查看日期: 2014 年 08 月 06 日

為什麼 D3 延遲鏈 1 的 ECO 更改未正確實現？

環境

  • Intel® Quartus® Prime Standard Edition 軟體
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述

    由於 Quartus® II 軟體版本 14.0 及更早版本中的問題，您可能會發現 D3 延遲鏈 1 的 ECO 更改未正確實現。變更不會生效，並且在計時網表或硬體上也看不到任何差異。

    此問題會影響 Arria® V 和 Cyclone® V 設備。

    解決方法

    若要變通解決此問題，請不要使用 ECO 流修改 D3 延遲鏈 1 設置。

    您可以使用D3_DELAY賦值並重新編譯設計來設定 D3 延遲鏈 1 值。

    此問題計畫在 Quartus® II 軟體的未來版本中修復。

    相關產品

    本文章適用於 2 產品

    Arria® V FPGA 與 SoC FPGA
    Cyclone® V FPGA 與 SoC FPGA

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