描述
若要在 Verilog 設計中即時化 VHDL 模組，請確定這兩個檔案位於同一個目錄中，並且它們已新增到專案中進行編譯。 接著，只需在 Verilog 檔案中以名稱即刻完成低階 VHDL 設計。
以下是名為 top_ver.v 的頂級 Verilog 檔案的範例，該檔案可立即建立名為 bottom_vhdl.vhd 的低階 VHDL 檔案：
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module top_ver (p, q, out);
input q, p;
output out;
bottom_vhdl u1 (.a(q), .b(p), .c(out));
endmodule
VHDL file (bottom_vhdl.vhd)
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
ENTITY bottom_vhdl IS
PORT (a, b : IN std_logic;
c : OUT std_logic);
END bottom_vhdl;
ARCHITECTURE a OF bottom_vhdl IS
BEGIN
Process (a, b)
BEGIN
c
請注意，Quartus II 軟體的直接合成支援此功能。 這可能與否 支援其他 EDA 工具。 如需詳細資訊，請洽詢工具供應商。