文章 ID: 000084375 內容類型: 疑難排解 最近查看日期: 2015 年 12 月 14 日

為什麼我看到 RTL 和門級模擬之間的一個頻率週期延遲差異?

環境

  • Intel® Quartus® Prime Pro Edition 軟體
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    描述 由於 V 系列裝置的 Quartus® Prime 軟體 DSP 暫存器包裝出現問題,相較于 RTL 功能模擬,您可能會在閘道級功能模擬中看到暫存器上的頻率週期延遲差異。
    解決方法

    若要解決此問題,請將更適合的選項「自動包裝收銀機」從「自動」(預設)改為「關閉」,或下載 Quartus II 軟體版本 15.0.2 的修補程式

     

    這個問題從 Quartus Prime 軟體的版本 15.1 Update 1 開始修復。

     

    相關產品

    本文章適用於 15 產品

    Cyclone® V E FPGA
    Stratix® V GS FPGA
    Stratix® V GT FPGA
    Arria® V ST SoC FPGA
    Arria® V SX SoC FPGA
    Stratix® V E FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V GX FPGA
    Cyclone® V ST SoC FPGA
    Cyclone® V GT FPGA
    Arria® V GT FPGA
    Cyclone® V GX FPGA
    Arria® V GX FPGA
    Arria® V GZ FPGA
    Cyclone® V SE SoC FPGA

    這個頁面的內容綜合了英文原始內容的人工翻譯譯文與機器翻譯譯文。本內容是基於一般資訊目的,方便您參考而提供,不應視同完整或準確的內容。如果這個頁面的英文版與譯文之間發生任何牴觸,將受英文版規範及管轄。 查看這個頁面的英文版。