重大問題
描述
如果以 Arria® 10 裝置為目標的設計能即時顯示更多內容 I/O 相鎖迴圈 （PLL） 比 I/O PLL 資源數量 Quartus® Prime 軟體可在裝置上發出錯誤。 錯誤訊息中指出的 I/O PLL 數量取決於 設計中的 IP Altera®，而這個數位可能更大 比分析與合成中記錄的 I/O PLL 數量 報告。
例如，外部記憶體介面 （EMIF） IP 的使用 它所佔用的每一間 I/O 銀行，一個 I/O PLL。介面卡決定 設計使用的實際 I/O PLL 數量 針腳輸出需求。如果 I/O PLL 數量由 配接器超過裝置上可用的 I/O PLL 數量， 發生錯誤。
其他使用 I/O PLL 的Altera IP 範例包括 每秒乙太網路 （GbE） IP 核心的低延遲 40 和 100 gigabit， Altera LVDS SERDES IP 核心、Altera PHYLite IP 核心，以及 SerialLite III 串流 IP 核心。
解決方法
減少設計中的 I/O PLL 數量。Altera建議 下列策略：
- 在您的設計中轉換部分 I/O PLL IP 進入整數模式的分數 PLL （fPLL） IP。
- EMIF、LVDS SERDES 和 PHYLite 是耗用 I/O PLL 的Altera 可產生額外核心頻率以供使用的 IP 核心。如果您 設計包含這些 IP 核心，考慮產生額外的核心 減少 I/O PLL 需求的頻率。在 IP 參數編輯器中，選擇 根據現有 PLL 選項指定其他核心頻率 在一 般 標籤下。
- 修改 EMIF IP 的插針，以減少 I/O 銀行的使用量。適用于 一個特定組態，EMIF IP 參數編輯者報告 I/O 銀行最少。請參 閱 Arria 10 EMIF IP 一般引腳指南 外部記憶體介面手冊第 2 冊：設計 進一步資訊的準則。
- 啟用乙太網路 IP 中的 TX PLL 分享選項以允許 多個乙太網路實例，以分享單一 I/O PLL。例如， 在低延遲 40 和 100-GbE IP 參數編輯器中，選擇 使用 主標籤下的外部 TX MAC PLL 選項。 請參 閱 低延遲的外部 TX MAC PLL 區段 40 與 100 Gbps 乙太網路 MAC 與 PHY MegaCore 功能使用指南 更多資訊。