文章 ID: 000084633 內容類型: 疑難排解 最近查看日期: 2013 年 12 月 31 日

為什麼脈動收發器邊緣敏感輸入訊號對 V、Arria V 和 V 收發器裝置 Stratix Cyclone沒有影響？

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
描述

當驅動Cyclone® V、Arria® V 和 Stratix® V 裝置收發器邊緣敏感訊號（例如rx_std_wa_patternalign訊號）時，您仍必須遵守最低脈衝寬度要求。一般最小脈衝寬度為兩個平行頻率週期。

解決方法

 

相關產品

本文章適用於 8 產品

Arria® V GX FPGA
Arria® V SX SoC FPGA
Cyclone® V SX SoC FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
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