文章 ID: 000084695 內容類型: 疑難排解 最近查看日期: 2015 年 12 月 14 日

Arria 10 部裝置上 QDR II 介面可能出現時序關閉的困難

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT

重大問題

描述

Arria 10 個裝置上的 QDR II 介面可能難以達成計時 關閉。 當核心到周邊和周邊到核心時,這個問題最為明顯 傳輸方式 333 MHz,PLL VCO 小於 600 MHz。

解決方法

此問題的解決方法是執行下列其中一項:

  • 嘗試使用多個種子編譯。
  • 使用大於 600 MHz 的 PLL VCO 值。

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Intel® Arria® 10 FPGA 與 SoC FPGA

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