啟用頻率共用時未連線的半速率頻率

如果您使用高效能產生記憶體控制器 控制器 II 和 多個控制器頻率共用 選項 在 SOPC Builder 中啟用，半速率頻率未連接。

這個問題影響到所有使用高效能的設計 具有 多個控制器頻率的控制器 II 架構 在 SOPC Builder 中啟用的分享選項。

共用 PLL 控制器的內部半速率橋接器 無法運作。

若要連接半速率頻率，請執行下列步驟：

1. 最高層級編輯分享 PLL 控制器 檔以包括以下的半速率頻率輸入埠 例子：

Verilog HDL

module ( sys_clk_in,sys_half_clk_in， soft_reset_n, input sys_clk_in;輸入 sys_half_clk_in; input soft_reset_n; .sys_clk_in(sys_clk_in),.sys_half_clk_in（sys_half_clk_in）.soft_reset_n(soft_reset_n),

Vhdl

ENTITY IS PORT ( sys_clk_in : IN STD_LOGIC;sys_half_clk_in ：IN STD_LOGIC; soft_reset_n : IN STD_LOGIC; COMPONENT _controller_phy PORT ( sys_clk_in : IN STD_LOGIC; sys_half_clk_in：IN STD_LOGIC; soft_reset_n : IN STD_LOGIC; sys_clk_in => sys_clk_in,sys_half_clk_in => sys_half_clk_in，aux_full_rate_clk => aux_full_rate_clk,

2. 編輯 SOPC 頂級檔案以連接半速率 頻率從來源到共用控制器如下 例子：

Verilog HDL

the_ ( .soft_reset_n (clk_0_reset_n), .sys_half_clk_in （_aux_half_rate_clk_out）、 .sys_clk_in ( _phy_clk_out)

Vhdl

component is port ( -- inputs: signal soft_reset_n : IN STD_LOGIC;信號 sys_half_clk_in：IN STD_LOGIC; signal sys_clk_in : IN STD_LOGIC; the_ : port map( soft_reset_n => clk_0_reset_n, sys_half_clk_in => out_clk__aux_half_rate_clk sys_clk_in => internal_ 變異name_master>_phy_clk_out

此問題將在未來的版本中解決。