在 Quartus® II 軟體版本 6.1 和 7.0 中，您無法以 2.5Gbps-3.125Gbps 和 2Gbps-3.125Gbps 的組態 1 和配置 2 Gbps-3.125Gbps 範圍的資料速率，在基本模式中設定 ALT2GXB Megawirizd® 外掛程式管理器（除錯器區塊寬設為雙寬）。
配置 1：使用 PLD 介面寬度=16、8B/10B 和速率比對器。
組態2：PLD 介面寬度=16，無 8b/10b，無速率比對器，無位元組訂購區塊。
此資料速率限制的原因在於，在版本 6.1 中，ALT2GXB Megawirizd 可分別在配置 1 和組態 2 上提供 5Gbps 和 4Gbps 的最大資料速率。當您在「資料速率分割因素」（在 ALT2GXB Megawibased 的「一般」畫面中）中使用「/2」選項時，您可在配置 1 與 2Gbps 的配置 2 中，達到最高 2.5Gbps 的有效資料速率。
此限制自 Quartus II 軟體版本 7.1 開始固定。
因此，若要在上述組態中執行收發器高達 3.125Gbps 的資料速率，請使用允許的資料速率的 Megawibased，然後手動變更 ALT2GXB Megawibased 所產生的輸出.v/.vhd 檔案中的下列參數。
cmu_pll_inclock_period
rx_cru_inclock_period
rx_data_rate
tx_data_rate
下列範例顯示，對於 ALT2GXB Megawibased 所產生的 Verilog 檔案，需要修改以取得組態 3Gbps 的有效資料速率。
步驟 1：在組態 1 中設定 ALT2GXB megawi zipd。將參考頻率輸入頻率設定為 125MHz。將資料速率設定為 5Gbps。將「資料速率分割因素」設定為 2。 根據此設定，收發器的運行速度為 2.5 Gbps。
產生的 .v 具有下列參數值。
alt2gxb_component.cmu_pll_inclock_period = 8000
alt2gxb_component.rx_cru_inclock_period =8000
alt2gxb_component.rx_data_rate = 5000
alt2gxb.component.tx_data_rate =5000
步驟 2：編輯上述 .v 檔案。 您已在步驟 1 中使用了 125MHz （5Gbps =125*40）。 若要取得 6Gbps 的最大資料速率，您應將輸入參考頻率頻率變更為 150MHz （150*40 = 6Gbps）。由於您已使用步驟 1 中 2 的「資料速率分割規格」，您可獲得 3Gbps 的有效資料速率。下列是 .v 檔案中所需的變更。
alt2gxb_component.cmu_pll_inclock_期間 = 6667
alt2gxb_component.rx_cru_inclock_期間 =6667
alt2gxb_component.rx_data_rate = 6000
alt2gxb.component.tx_data_rate =6000
--針對協力廠商工具中的功能性 verilog RTL 模擬，請變更 .vo 檔案中的下列參數。
nliOl.inclk1_period
nliOl.inclk2_period
nlilO.cruclk0_period
nlilO.cruclk1_period
nlilO.cruclk2_period
在此範例中，將上述參數的值變更為 6667 （反映 150MHz 輸入參考頻率）。