錯誤：pcie_av_hip_de_hip_status_0：錯誤的 # 參數：應該是「proc_quartus_synth名稱」

在Arria® V或Cyclone® V器件中為隨AN456提供的PCI Express®參考設計生成測試平臺時，將出現此錯誤。此錯誤是由於狀態輸出橋接模組沒有合適的模擬模型造成的。

如果您使用這些設置生成測試平臺，Qsys 將報告以下錯誤：
- 創建測試平臺Qsys系統：標準，用於標準Avalon介面的BFM
- 創建類比模型：Verilog

錯誤：pcie_av_hip_de_hip_status_0：錯誤的 # 參數：應該是「proc_quartus_synth名稱」
執行時
「proc_quartus_synth」
（程式「proc_sim_verilog」第 2 行）
從內部調用
「proc_sim_verilog altpcie_av_hip_ast_hip_status_bridge」
資訊：pcie_av_hip_de_hip_status_0：「top」具現化altera_pcie_av_hip_de_hip_status「pcie_av_hip_de_hip_status_0」
錯誤：生成停止，剩餘 3 個或更多模組
資訊：頂部：完成頂部「，包含 7 個模組、89 個檔、3559773 位元組
錯誤：ip-generate 失敗，結束代碼 1：2 個錯誤，8 個警告

若要進行模擬，請從設計中移除狀態模組，或使用 Quartus® II 安裝目錄中提供的其他範例設計。
<您的安裝目錄>\ip\altera\altera_pcie\...